>   Jei kalba eitų apie CPLD, tai man žinomi ispMACH šiuo klausimu taptų 
> geru
> galvosūkiu: vos du clock input, tai vienintelė tų kojų funkcija, 
> routinimas
> viduje smarkiai ribotas :)
>   Universaliam SCK signalui (ne tik slave, bet ir master) reikalinga 
> dvikryptė
> bendros paskirties koja. Tektų imti papildomą koją (master SCK, 3-state 
> out)
> ir jungti į krūvą. Be to, master režime naudojamas nuosavas sisteminis 
> clockas,
> realizacija turėtų kažkaip pasirinkti tarp vieno ir kito. Kiek atsimenu, 
> ir
> su tuo pasirinkimu viduje buvo problemos: abu clock input negali būti 
> paleisti
> per logiką, vien tik sukomutuojami visam laikui. Vadinasi, SS signalo
> realizacijai irgi prireiktų kažkokių išorinių sujungimų.

Labai jau sudetingai mastote...

-- 
====================================
cust.software@gmail.com
Programavimo darbai:
  draiveriu, isorines aparaturos valdymo
  programu ir pan. rasymas (Win, Linux
  OS; PC, embedded platformos).
Elektronines aparaturos kurimo darbai,
CPLD, FPGA programavimas.
P.S. Paversime Jusu kompiuteri bet kuo :)
====================================